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第1章 EDA技术概述1

1.1 EDA技术及发展1

1.2 EDA设计流程2

1.2.1 设计准备3

1.2.2 设计输入3

1.2.3 设计处理3

1.2.4 设计校验4

1.2.5 器件编程4

1.2.6 器件测试和设计验证5

1.3 硬件描述语言5

1.3.1 VHDL5

1.3.2 Verilog HDL6

1.3.3 AHDL6

1.4 可编程逻辑器件7

1.5 常用EDA工具7

1.5.1 设计输入编辑器7

1.5.2 仿真器8

1.5.3 HDL综合器8

1.5.4 适配器（布局布线器）9

1.5.5 下载器（编程器）9

本章小结9

思考题和习题19

第2章 EDA工具软件的使用方法10

2.1 QuartusⅡ软件的主界面10

2.2 QuartusⅡ的图形编辑输入法11

2.2.1 编辑输入图形设计文件12

2.2.2 编译设计文件16

2.2.3 仿真设计文件17

2.2.4 编程下载设计文件25

2.3 QuartusⅡ宏功能模块的使用方法28

2.3.1 设计原理28

2.3.2 编辑输入顶层设计文件29

2.3.3 仿真顶层设计文件35

2.3.4 图形文件的转换36

2.4 嵌入式逻辑分析仪的使用方法38

2.4.1 打开SignalTapⅡ编辑窗口38

2.4.2 调入节点信号39

2.4.3 参数设置40

2.4.4 文件存盘40

2.4.5 编译与下载40

2.4.6 运行分析40

2.5 嵌入式锁相环的设计方法41

2.5.1 嵌入式锁相环的设计41

2.5.2 嵌入式锁相环的仿真44

2.5.3 使用嵌入式逻辑分析仪观察嵌入式锁相环的设计结果44

2.6 设计优化45

2.6.1 面积与速度的优化45

2.6.2 时序约束与选项设置46

2.6.3 Fitter设置46

2.7 QuartusⅡ的RTL阅读器46

本章小结47

思考题和习题248

第3章 VHDL49

3.1 VHDL设计实体的基本结构49

3.1.1 库、程序包50

3.1.2 实体50

3.1.3 结构体51

3.1.4 配置51

3.1.5 基本逻辑器件的VHDL描述52

3.2 VHDL语言要素55

3.2.1 VHDL文字规则55

3.2.2 VHDL数据对象57

3.2.3 VHDL数据类型58

3.2.4 VHDL的预定义数据类型58

3.2.5 IEEE预定义的标准逻辑位和矢量60

3.2.6 用户自定义数据类型方式60

3.2.7 VHDL操作符60

3.2.8 VHDL的属性63

3.3 VHDL的顺序语句64

3.3.1 赋值语句65

3.3.2 流程控制语句65

3.3.3 WAIT语句71

3.3.4 ASSERT（断言）语句72

3.3.5 NULL（空操作）语句72

3.4 并行语句72

3.4.1 PROCESS（进程）语句73

3.4.2 块语句74

3.4.3 并行信号赋值语句75

3.4.4 子程序和并行过程调用语句77

3.4.5 元件例化（COMPONENT）语句79

3.4.6 生成语句81

3.5 VHDL的库和程序包83

3.5.1 VHDL库83

3.5.2 VHDL程序包84

3.6 VHDL设计流程85

3.6.1 编辑VHDL源程序85

3.6.2 设计8位计数显示译码电路顶层文件87

3.6.3 编译顶层设计文件88

3.6.4 仿真顶层设计文件88

3.6.5 下载顶层设计文件89

3.7 VHDL仿真89

3.7.1 VHDL仿真支持语句89

3.7.2 VHDL测试平台软件的设计91

本章小结95

思考题和习题395

第4章 Verilog HDL98

4.1 Verilog HDL设计模块的基本结构98

4.1.1 模块端口定义98

4.1.2 模块内容99

4.2 Verilog HDL的词法101

4.2.1 空白符和注释101

4.2.2 常数101

4.2.3 字符串102

4.2.4 关键词102

4.2.5 标识符102

4.2.6 操作符103

4.2.7 Verilog HDL数据对象106

4.3 Verilog HDL的语句108

4.3.1 赋值语句108

4.3.2 条件语句110

4.3.3 循环语句112

4.3.4 结构声明语句114

4.3.5 语句的顺序执行与并行执行117

4.4 不同抽象级别的Verilog HDL模型119

4.4.1 Verilog HDL的门级描述119

4.4.2 Verilog HDL的行为级描述120

4.4.3 用结构描述实现电路系统设计121

4.5 Verilog HDL设计流程123

4.5.1 编辑Verilog HDL源程序124

4.5.2 设计BCD加法器电路顶层文件125

4.5.3 编译顶层设计文件126

4.5.4 仿真顶层设计文件126

4.5.5 下载顶层设计文件126

4.6 Verilog HDL仿真126

4.6.1 Verilog HDL仿真支持语句126

4.6.2 Verilog HDL测试平台软件的设计130

本章小结132

思考题和习题4133

第5章 常用EDA工具软件135

5.1 ModelSim135

5.1.1 ModelSim的图形用户交互方式135

5.1.2 ModelSim的交互命令方式139

5.1.3 ModelSim的批处理工作方式141

5.1.4 ModelSim与QuartusⅡ的接口142

5.1.5 在QuartusⅡ13.0中使用ModelSim仿真143

5.2 基于MATLAB/DSP Builder的DSP模块设计149

5.2.1 设计原理149

5.2.2 建立MATLAB设计模型150

5.2.3 MATLAB模型仿真155

5.2.4 Signal Compiler使用方法156

5.2.5 使用ModelSim仿真158

5.2.6 DSP Builder的层次设计160

5.3 Qsys系统集成软件160

5.3.1 Qsys的硬件开发161

5.3.2 Qsys系统的编译与下载164

5.4 NiosⅡ嵌入式系统开发软件167

5.4.1 NiosⅡ的硬件开发167

5.4.2 生成NiosⅡ硬件系统168

5.4.3 NiosⅡ系统的调试193

5.4.4 NiosⅡ的常用组件与编程197

5.4.5 基于NiosⅡ的Qsys系统应用205

本章小结217

思考题和习题5217

第6章 可编程逻辑器件219

6.1 PLD的基本原理219

6.1.1 PLD的分类219

6.1.2 阵列型PLD222

6.1.3 现场可编程门阵列FPGA225

6.1.4 基于查找表（LUT）的结构227

6.2 PLD的设计技术229

6.2.1 PLD的设计方法229

6.2.2 在系统可编程技术230

6.2.3 边界扫描技术233

6.3 PLD的编程与配置233

6.3.1 CPLD的ISP方式编程234

6.3.2 使用PC的并口配置FPGA234

6.4 Altera公司的PLD系列产品简介236

6.4.1 Altera高端Stratix FPGA系列236

6.4.2 Altera中端FPGA的Arria系列237

6.4.3 Altera低成本FPGA的Cyclone系列238

6.4.4 Altera SoC FPGA系列239

6.4.5 Altera低成本MAX系列239

6.4.6 Altera硬件拷贝HardCopyASIC系列240

本章小结240

思考题和习题6241

第7章 EDA技术的应用242

7.1 组合逻辑电路设计应用242

7.1.1 运算电路设计242

7.1.2 编码器设计243

7.1.3 译码器设计245

7.1.4 数据选择器设计247

7.1.5 数据比较器设计248

7.1.6 ROM的设计250

7.2 时序逻辑电路设计应用252

7.2.1 触发器设计252

7.2.2 锁存器设计254

7.2.3 移位寄存器设计255

7.2.4 计数器设计257

7.2.5 随机读写存储器RAM的设计259

7.3 基于EDA的数字系统设计261

7.3.1 计时器的设计261

7.3.2 万年历的设计265

7.3.3 8位十进制频率计设计269

本章小结275

思考题和习题7276

附录A Altera DE2开发板使用方法278

A.1 Altera DE2开发板的结构278

A.2 DE2开发板的实验模式与目标芯片的引脚连接278

A.3 DE2开发板实验的操作283

A.3.1 编辑283

A.3.2 编译286

A.3.3 仿真286

A.3.4 引脚锁定286

A.3.5 编程下载287

A.3.6 硬件验证288

A.4 DE2开发板的控制嵌板288

A.4.1 打开控制嵌板288

A.4.2 设备检测288

附录B QuartusⅡ的宏函数和强函数290

B.1 宏函数290

B.2 强函数296

参考文献298